DDR4/LPDDR4/DDR3L Combo PHY IP Core in 12FFC China

全球独立的半导体IP供应商和授权专业公司T2MIP高兴地宣布，来自其伙伴的DDR4/LPDDR4/DDR3L组合PHY IP通过12FFC工艺的硅验证，其配套的DDR4组合控制器IP设计来自于成熟的芯片组，在中国和欧美客户的芯片产品上都实现了量产，客户可立即在T2M通过技术授权获得相关设计。

DDR4/DDR3L/LPDDR4组合PHY IP具有出色的数据处理性能，低延迟的特点使高速RAM应用的吞吐量高达3200Mbps，实现高效的数据处理速率。这个PHY IP可以使客户在满足市场需求方面获得领先地位。这个设计符合JEDEC规范的最新版本，并已通过12FFC工艺节点的硅验证，客户采用这个设计可以缩短研发周期、降低成本、加快产品的上市进程。另外，根据用户实际的芯片规范，这个设计也可以作为独立的DDR4、LPDDR4或DDR3L PHY IP核配置，在对应工艺节点下，其芯片面积和功耗等指标与标准的独立DDR4 PHY IP相似。这个PHY IP可采用配套的DDR4/LPDDR4/DDR3L组合控制器IP核或其他标准的DDR4、LPDDR4控制器IP核工作，能够为各种需要DRAM接口及访问功能的芯片提供无损的高速连接。

 


这个DDR4/DDR3L/LPDDR4组合PHY IP符合JEDEC规范，可实现3200Mbps的吞吐速率。此时，PHY IP的控制器的最高时钟频率为400MHz，驱动电路符合SSTL135/POD12/LVSTL接口规范的要求。整个设计的数据通道可以按照32bit的位宽成倍扩展，根据应用场景的需求，支持CA/DQ X16/DQ X8/ZQ等四种模块的初始化。组合PHY IP的输出阻抗和晶粒上的端路阻抗可通过软件进行灵活配置，为客户在集成这个设计时提供最大的便捷。

另外这个电路设计，还支持ZQ校准、8 个存储颗粒的成组、信号完整性所需的写操作电平维持、CBT和自动判决所需的PHY内部VREFDQ功能，支持逐比特的纠偏处理，这个处理是在物理层和链路层中读写数据通道上增加的电平控制电路实现。

 半导体设计企业采用这个DDR4 组合PHY IP与配套的控制器IP设计的芯片，用于企业级计算、区域存储网络、嵌入式系统、图形设备和其他消费电子产品。

 除了DDR4 IP核，T2M广泛的硅接口IP核组合包括USB、HDMI、DP、MIPI（CSI、DSI、UniPro、UFS、Soundwire、I3C）、PCIe、10/100/1000以太网、V by One、可编程SerDes、SD/eMMC、串行ATA和更多的IP核，这些设计在主流制造厂的工艺节点可达7nm,并且可以根据客户的具体要求定制或者移植到其他晶圆厂的相应工艺节点上生产。

 可用性：这些半导体IP可以立即进行客户授权，既可以单独授权，也可与预集成的控制器和PHY组合授权。有关授权的选择和报价等更多信息，请发送邮件至contact@t-2-m.com，进行了解。

 关于T2M：T2MIP是全球独立的半导体专业授权技术公司，提供复杂的半导体IP、软件、KGD和颠覆性技术，帮助客户加速开发可穿戴设备、物联网、通信、存储、服务器、网络、电视、机顶盒和卫星SoC。欲了解更多信息，请访问：https://www.t2m-ip.cn/

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  日 - 全球独立半导体 IP 核供应商及技术专业公司 T2M IP 很高兴地宣布，其合作伙伴的 12FFC 工艺节点 DDR5/DDR4/LPDDR5 Combo PHY IP 与相匹配的 DDR5 Combo 控制器 IP 核 已获得了高带宽和超快数据传送速率的硅验证，可立即供货。 该 DDR5/DDR4/LPDDR5 Combo PHY 和控制器 IP 核 也能够在 DDR4 、 DDR5 、 LPDDR5 模式下单独运行。其结构化的简单设计使其可方便地用于任何设计架构，还能提供低延迟并实现高达 5400MT/s 的吞吐量。它拥有可编程的输出阻抗 (DS) 和可编程的片上终端 (ODT) 特殊功能。 该 DDR5 Combo PHY 及匹配的控制器符合 DFI 5.0 版规范，可以支持多达 16 个 AXI 端口，且数据宽度高达 512 位。 这款 使用了 12 纳米 FFC 工艺技术的 DDR5/DDR4/LPDDR5 Combo PHY IP 核 可支持各种 DDR5/ DDR4/ LPDDR5 ，其最大控制器时钟频率为 675MHz 、 400MHz 、 600MHz ，可产生的最大 DRAM 数据传送速率为 5400MT/s （对于 DDR5 ）、 3200MT/s （对于 DDR4 ）和 4800MT/s （对于 LPDDR5 ）。该产品可支持四个模块，便于进行灵活配置 CA/DQ_X16/DQ_X8/ZQ 。 12FFC 技术具有 ZQ 校准的附加功能，且每个 CA 模块可支持 4 个等级，对功耗有不同的考虑，其核心功率的工作电压为 0.8V 。 该 DDR5 Combo 控制器 IP 核 具有功能齐全、便于使用且可合成的设计，且与 DDR5 JESD79-5 和 JESD79-5 规范兼容。该核符合 DDR5 、 DDR4 和 LPDDR5 的不同时钟频率。该核还支持 PHY 内部自动决策，并具有其他相关功能，如最大省电模式 (MPSM) 、预充电命令模式、错误检查和纠正 (ECC) 、重新排序交易等，可实现更高的性能以及完成自动刷新和关闭电源操作。该核能够支持高达 64GB 的设备密度和 X4 、 X8 、 X16 设...
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