DDR4/LPDDR4/DDR3L Combo PHY IP Core in 12FFC China
全球独立的半导体 IP 供应商和授权专业公司 T2M IP 高兴地宣布，来自其伙伴的 DDR4/LPDDR4/DDR3L 组合 PHY IP 通过 12FFC 工艺的硅验证，其配套的 DDR4 组合控制器 IP 设计来自于成熟的芯片组，在中国和欧美客户的芯片产品上都实现了量产，客户可立即在 T2M 通过技术授权获得相关设计。 DDR4/DDR3L/LPDDR4 组合 PHY IP 具有出色的数据处理性能，低延迟的特点使高速 RAM 应用的吞吐量高达 3200Mbps ，实现高效的数据处理速率。这个 PHY IP 可以使客户在满足市场需求方面获得领先地位。这个设计符合 JEDEC 规范的最新版本，并已通过 12FFC 工艺节点的硅验证，客户采用这个设计可以缩短研发周期、降低成本、加快产品的上市进程。另外，根据用户实际的芯片规范，这个设计也可以作为独立的 DDR4 、 LPDDR4 或 DDR3L PHY IP 核配置，在对应工艺节点下，其芯片面积和功耗等指标与标准的独立 DDR4 PHY IP 相似。这个 PHY IP 可采用配套的 DDR4/LPDDR4/DDR3L 组合控制器 IP 核或其他标准的 DDR4 、 LPDDR4 控制器 IP 核工作，能够为各种需要 DRAM 接口及访问功能的芯片提供无损的高速连接。 这个 DDR4/DDR3L/LPDDR4 组合 PHY IP 符合 JEDEC 规范，可实现 3200Mbps 的吞吐速率。此时， PHY IP 的控制器的最高时钟频率为 400MHz ，驱动电路符合 SSTL135/POD12/LVSTL 接口规范的要求。整个设计的数据通道可以按照 32bit 的位宽成倍扩展，根据应用场景的需求，支持 CA/DQ X16/DQ X8/ZQ 等四种模块的初始化。组合 PHY IP 的输出阻抗和晶粒上的端路阻抗可通过软件进行灵活配置，为客户在集成这个设计时提供最大的便捷。 另外这个电路设计，还支持 ZQ 校准、 8 个存储颗粒的成组、信号完整性所需的写操作电平维持、 CBT 和自动判决所需的 PHY 内部 VREFDQ 功能，支持逐比特的纠偏处理，这个处理是在物理层和链路层中读写数据通道上增加的电平控制电路实现。 半导体设计企业采用这个 DDR4 组合 PHY IP 与配套的控制器 I
