T2M IP Complex Semiconductor Silicon IP Cores Company

全球独立的半导体 IP 供应商和授权专业公司 T2M IP 高兴地宣布，来自其伙伴的 DDR5/DDR4/LPDDR5 组合 PHY IP 经过 12FFC 工艺（ 12nm FinFET Compact ）验证，其配套的 DDR5 组合控制器 IP 设计来自于量产芯片组，客户可立即在 T2M 公司获得 IP 授权。   DDR5/DDR4/LPDDR5 Combo PHY IP 的模块化设计能够便捷地集成到现有的各种芯片架构，可以以最小的延时获得 5400MT/s 的吞吐速率。值得一提的特有功能包括输出阻抗的可编程化（ DS ）和晶粒上端侧阻抗的可编程化（ ODT ）。 DDR5 Combo PHY IP 和配套控制器 IP 符合 DFI 5.0 版本规范的要求，最高支持 16 个 AXI 端口，数据带宽可达 512 位。   DDR5/DDR4/LPDDR5 组合 PHY IP 核可以配置为 DDR4 、 DDR5 和 LPDDR5 模式。对于不同的 DDR 规格（ DDR5 、 DDR4 和 LPDDR5 ），这个设计可支持的控制器最高时钟频率为 675MHz 、 400MHz 和 600MHz 。如果配置为 DDR5 的模式， DRAM 数据速率为 5400MT/s ；如果配置为 DDR4 的模式， DRAM 数据速率为 3200MT/s ；如果配置为 LPDDR5 的模式， DRAM 数据速率为 4800MT/s 。根据应用场景的不同，这个设计可以支持 CA/DQ X16/DQ X8/ZQ 和其他四种模块的初始化设置， 12FFC 技术支持 ZQ 校准功能和各 CA 模块 4 种级别的电源配置。   DDR5/DDR4/LPDDR5 组合控制器 IP 核符合 DDR5 JESD79-5 和 JESD79-5 标准规范，交付件包括详细地说明操作指导，在设计时易于使用并且可以灵活配置。这个设计可以按照 DDR5 、 DDR4 和 LPDDR5 的配置采用不同的时钟频率，另外还支持最大省电模式（ MPSM ）、预充电命令模式、错误检查和纠正（ ECC ），重新排序功能、自刷新和下电处理等功能。这个设计支持 PHY 模块的内部自动配置功能，可以支持高达 64GB 的存储颗粒密度，以及 X4 、 X8 和 X16 的设备格式。  半导体设计行业可采用

  T2MIP , the global independent semiconductor IP Cores provider & Technology experts, is pleased to announce the immediate availability of its partner’s DDR5/DDR4/LPDDR5 Combo PHY IP Cores in 12FFC process nodes with matching DDR5 Combo Controller IP Cores which are silicon proven and has been extracted from production chips. The DDR5/DDR4/LPDDR5 Combo PHY IP Cores' hierarchical yet comprehensible design enables simple integration into any design architecture, offers minimal latency, and supports throughput of up to 5400MT/s. Programmable output impedance (DS) and Programmable on-die termination are available as unique features (ODT). The DDR5 Combo PHY IP Cores with matching Controller can support up to 16 AXI ports with data width up to 512 bits and is compliant with DFI version 5.0 Specification. The DDR5/DDR4/LPDDR5 Combo PHY IP Cores may also function independently in DDR4, DDR5, and LPDDR5 modes. With maximum controller clock frequencies of 675MHz, 400MHz, and