T2M IP Complex Semiconductor Silicon IP Cores Company

T2M IP , the global independent semiconductor IP Cores provider & Technology experts, is pleased to announce the availability of its partner’s  silicon and production-proven 14-bit Wideband Time-Interleaved Pipeline ADC IP cores supporting 4.32 Gsps sampling speed in 28nm FDSOI process with full modification rights and unlimited usage. The 14-bit, 4.32Gbps Pipeline ADC IP Cores, extracted from a Production Chipset, supports 60dB Signal Noise Ratio (SNR) with input frequencies ranging from 54MHz to 1.7GHz. They are used in a variety of applications, including audio applications, microcontrollers, high-speed STB, Wi-Fi, automotive, radar, and 5G applications.  The ADC IP Cores includes two internal power supply regulators (LDO) for the analog part: - A 1.1v LDO with an external decoupling capacitor to reach a high-power rejection ratio, - A 1.5v LDO with an internal capacitor for the input buffer and biasing The digital part is supplied by the external 1.0V. This ul

全球独立的半导体 IP 供应商和授权专业公司 T2M IP 高兴地宣布，来自其伙伴的 DDR5/DDR4/LPDDR5 组合 PHY IP 经过 12FFC 工艺（ 12nm FinFET Compact ）验证，其配套的 DDR5 组合控制器 IP 设计来自于量产芯片组，客户可立即在 T2M 公司获得 IP 授权。   DDR5/DDR4/LPDDR5 Combo PHY IP 的模块化设计能够便捷地集成到现有的各种芯片架构，可以以最小的延时获得 5400MT/s 的吞吐速率。值得一提的特有功能包括输出阻抗的可编程化（ DS ）和晶粒上端侧阻抗的可编程化（ ODT ）。 DDR5 Combo PHY IP 和配套控制器 IP 符合 DFI 5.0 版本规范的要求，最高支持 16 个 AXI 端口，数据带宽可达 512 位。   DDR5/DDR4/LPDDR5 组合 PHY IP 核可以配置为 DDR4 、 DDR5 和 LPDDR5 模式。对于不同的 DDR 规格（ DDR5 、 DDR4 和 LPDDR5 ），这个设计可支持的控制器最高时钟频率为 675MHz 、 400MHz 和 600MHz 。如果配置为 DDR5 的模式， DRAM 数据速率为 5400MT/s ；如果配置为 DDR4 的模式， DRAM 数据速率为 3200MT/s ；如果配置为 LPDDR5 的模式， DRAM 数据速率为 4800MT/s 。根据应用场景的不同，这个设计可以支持 CA/DQ X16/DQ X8/ZQ 和其他四种模块的初始化设置， 12FFC 技术支持 ZQ 校准功能和各 CA 模块 4 种级别的电源配置。   DDR5/DDR4/LPDDR5 组合控制器 IP 核符合 DDR5 JESD79-5 和 JESD79-5 标准规范，交付件包括详细地说明操作指导，在设计时易于使用并且可以灵活配置。这个设计可以按照 DDR5 、 DDR4 和 LPDDR5 的配置采用不同的时钟频率，另外还支持最大省电模式（ MPSM ）、预充电命令模式、错误检查和纠正（ ECC ），重新排序功能、自刷新和下电处理等功能。这个设计支持 PHY 模块的内部自动配置功能，可以支持高达 64GB 的存储颗粒密度，以及 X4 、 X8 和 X16 的设备格式。  半导体设计行业可采用