PCIe 4.0 PHY IP核与配套的PCIe 4.0控制器IP核
全球独立的半导体 IP 核供应商和技术专业公司 T2M IP 很高兴地宣布，其合作伙伴的 PCIe 4.0 物理层 IP 核 硅料与配套的 PCIe 4.0 控制器 IP 核已通过 12FFC 工艺的验证，符合 PCI-SIG 规范，已在主要制造工厂的主要节点的多款芯片组实现量产。 这个一组包括 PHY 核控制器 IP 核的 PCIe IP 符合 PCIe 4.0 规范的要求，支持 PIPE 4.4 接口，并后向兼容旧版本。该 IP 核支持额外的 PLL 控制、参考时钟控制和嵌入式电源门控，通过 12FFC 工艺的设计可实现低功耗。低功耗模式可以根据相应的场景要求进行配置，适用于多种功耗及应用的实际场景。 PCIe 4.0 SerDes PHY IP 核 在四倍速物理通道配置下可 支持 2.5 GT/s 、 5.0 GT/s 、 8.0 GT/s 和 16.0 GT/s 的数据传输速率。该物理通道根据场景也可设计为 x1 、 x2 、 x4 、 x8 、 x16 的分叉通道架构。该 IP 核能够以 100MHz 的参考输入时钟支持 32 位的并行接口传输。 PCIe PHY IP 核在 12FFC 工艺的验证方法是采用 NCVerilog 仿真软件提供的 testbench 和具备近端模拟、远端环回和外部环回等接口方式进行的内置自测试软件 (BIST) ，具有成本低廉及测试功能丰富的特点。 用户可以将 PCIe 4.0 控制器 IP 核 配置为 endpoint, root port 和双模架构，支持各种用例模型，为客户的数据应用提供可配置的、灵活的 AMBA AXI 互连接口。该 IP 核具有 512b 控制器架构和 64B PIPE 接口，符合 SR-Iov 规范的同时提供高性能的处理。 DMA 架构可进行灵活的配置，支持用户界面、 AXI4/ 原生接口的灵活配置，用户选定的功能在处理和生成阶段经行使能和关闭，这样可以得到控制器逻辑门数量的优化。 除了 PCIe IP 核 ， T2M 广泛的硅接口 IP 核组合包括 USB 、 HDMI 、显示端口 、 MIPI （ CSI 、 UniPro 、 UFS 、 RFFE 、 I3C ）、 PCIe 、 DDR 、 1G 以太网、 V-b...
